高性能電子技術(shù)將專注于提高計(jì)算速度
晶體管是75年前發(fā)明的，不久之后就發(fā)明了集成電路(IC)。晶體管體積變小的進(jìn)步也導(dǎo)致它們變得更便宜，這就是著名的摩爾定律。今天復(fù)雜的處理器芯片包含超過(guò)1000億個(gè)晶體管，但小型化(“縮放”)的速度已經(jīng)放緩，它不再是提高特定應(yīng)用性能的唯一或主要設(shè)計(jì)目標(biāo)。摩爾定律如何繼續(xù)向前發(fā)展?新的方法包括將重點(diǎn)放在提高信息處理速度上的三維集成，而不是增加芯片上晶體管的密度。
雖然摩爾定律預(yù)測(cè)了每個(gè)晶體管成本的下降速率，但它通常是根據(jù)晶體管的尺寸來(lái)看待的，這對(duì)于二維(2D)芯片陣列來(lái)說(shuō)，轉(zhuǎn)化為面積大小或“占地面積”。在過(guò)去的75年里，隨著工藝制程從微米級(jí)減少到納米級(jí)，實(shí)施新制造技術(shù)的問(wèn)題多次引起了人們對(duì)“摩爾定律終結(jié)”的關(guān)注。20年前，人們對(duì)一些難以擴(kuò)展的技術(shù)的發(fā)展持悲觀態(tài)度。在這種情況下，其中一位作者(M.S.L.)預(yù)測(cè)，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(mosfet)在所謂的65納米節(jié)點(diǎn)以下(2003年是最先進(jìn)的)的縮放速度不會(huì)放緩，在達(dá)到縮放極限之前，至少會(huì)持續(xù)10年。
事實(shí)上，從2003年每個(gè)芯片大約1億個(gè)晶體管到今天每個(gè)芯片多達(dá)1000億個(gè)晶體管的規(guī)模在持續(xù)擴(kuò)大。一種方法是提高通斷電流比，使其能夠?qū)嶋H運(yùn)行，抑制漏電流以減少浪費(fèi)功率。2003年引入應(yīng)變硅作為通道材料，通過(guò)提高電子速度來(lái)提高通電流;2004年，高介電常數(shù)的柵絕緣子降低了脫態(tài)柵漏電流。2011年，F(xiàn)inFET(一種非平面晶體管結(jié)構(gòu)，通過(guò)柵極電極增加了對(duì)能量勢(shì)壘的靜電控制，從而提高了通斷電流比)被引入到商業(yè)集成電路中。進(jìn)一步改進(jìn)柵極靜電控制的柵極全能晶體管目前正在開(kāi)發(fā)中?？芍圃斓木w管尺寸受圖樣和蝕刻的限制。模版是通過(guò)一種被稱為光刻的過(guò)程完成的，在這個(gè)過(guò)程中，光反應(yīng)性聚合物在芯片上創(chuàng)建一個(gè)掩模，用于蝕刻步驟。圖案的最小尺寸由所用光的波長(zhǎng)決定。最近出現(xiàn)的極紫外光刻技術(shù)(EUV)使得摩爾定律在7納米節(jié)點(diǎn)之外繼續(xù)存在成為可能。
芯片上的晶體管數(shù)量仍在增加，但擴(kuò)展速度已經(jīng)放緩，因?yàn)檩^小的晶體管功能不太好。具體來(lái)說(shuō)，通道的長(zhǎng)度(源極和漏極之間的區(qū)域，柵極作為開(kāi)關(guān))現(xiàn)在是10納米。在較短的通道長(zhǎng)度下，過(guò)多的量子力學(xué)隧穿會(huì)降低晶體管的作用。關(guān)鍵性能指標(biāo)，如通電流(應(yīng)該高，以實(shí)現(xiàn)高速運(yùn)行)、關(guān)電流(應(yīng)該低，以盡量減少待機(jī)功率)和電源電壓(應(yīng)該低，以盡量減少功耗)，都將同時(shí)降低。硅MosFET現(xiàn)在已經(jīng)是盡可能小的尺寸了，而2D芯片的尺寸已經(jīng)走到了盡頭，所以必須找到提高性能的新方法。
通過(guò)從通用的“商品芯片”轉(zhuǎn)向加速特定功能的芯片，性能得到了提高。例如，硬件加速將特定的任務(wù)交給專門的芯片，如圖形處理單元或特定于應(yīng)用程序的IC。像蘋果這樣的公司現(xiàn)在設(shè)計(jì)自己的芯片來(lái)滿足他們的特定要求，所有主要的汽車制造商也會(huì)這樣做。計(jì)算是機(jī)器學(xué)習(xí)的限制因素，谷歌等公司現(xiàn)在設(shè)計(jì)自己的人工智能(AI)加速器芯片。定制芯片設(shè)計(jì)可以成倍地提高性能，但正如芯片制造設(shè)施(“晶圓廠”)的成本增加一樣(從2000年的約10億美元增加到領(lǐng)先晶圓廠的約200億美元)，先進(jìn)設(shè)計(jì)的成本也增加了。設(shè)計(jì)一個(gè)尖端芯片可能花費(fèi)5億美元，需要大約1000名工程師的團(tuán)隊(duì)。降低尖端定制芯片設(shè)計(jì)的成本(可能使用機(jī)器學(xué)習(xí)技術(shù))將是下一個(gè)電子時(shí)代的關(guān)鍵挑戰(zhàn)。
持續(xù)的進(jìn)步還需要基礎(chǔ)技術(shù)的進(jìn)步。盡管芯片上的晶體管數(shù)量急劇增加(通過(guò)減小它們的尺寸和增加2D芯片面積)，但直到最近，設(shè)計(jì)的一個(gè)方面基本沒(méi)有改變。單個(gè)芯片與其他芯片和其他組件(如電感器)橫向封裝并組合在印刷電路板上。在芯片上和芯片外發(fā)送信號(hào)會(huì)增加延遲和功耗。一個(gè)新興的設(shè)計(jì)主題是利用第三維度(垂直維度)實(shí)現(xiàn)萬(wàn)億級(jí)集成(TSI)，將數(shù)萬(wàn)億晶體管集成到單片或堆疊芯片中，并以每秒每毫米太比特的通信速度進(jìn)行電氣或光學(xué)互連(“每毫米”指芯片之間的通信鏈路距離)。例如，一個(gè)3D NAND閃存(基于NAND邏輯門并在斷電時(shí)保持其狀態(tài))可以有近200層器件和5000萬(wàn)兆存儲(chǔ)晶體管。新興的邏輯晶體管采用新的通道材料(如過(guò)渡金屬二硫代化物和氧化銦)，可以在低溫下加工并嵌入互連堆棧中，提供了進(jìn)一步的機(jī)會(huì)。
第三維度也開(kāi)啟了邏輯、存儲(chǔ)器和功率晶體管的垂直異構(gòu)集成的可能性。通過(guò)“穿硅通孔”（從芯片垂直連接的金屬線），可以堆疊已處理的芯片，使其物理位置接近，以最大限度地減少信號(hào)延遲并降低功耗。垂直堆疊的邏輯和存儲(chǔ)器芯片還支持新的計(jì)算范例，例如“在存儲(chǔ)器中計(jì)算”。單片3D IC將由有源器件層組成，例如2D邏輯晶體管、磁阻和電阻隨機(jī)存取存儲(chǔ)器、鐵電FET沿著將它們互連的金屬線。
最近的封裝創(chuàng)新，例如插入在3D芯片和襯底之間的硅-interposer和多裸片硅橋，在芯片之間產(chǎn)生了更密集的橫向互連和更快的通信。先進(jìn)的封裝通過(guò)并行集成將邏輯、存儲(chǔ)器、電源管理、通信和光電器件整合在一起。集成度的接近程度可與堆疊式和單片式3D IC相媲美。
單片3D集成將要求生長(zhǎng)或沉積步驟不影響已經(jīng)處理的層。例如，嵌入在互連疊層內(nèi)的晶體管必須在足夠低的溫度下沉積，以不干擾下面的Si晶體管的摻雜劑分布。所需材料通常不兼容，除非開(kāi)發(fā)特殊工藝。堆疊已加工的2D芯片以實(shí)現(xiàn)3D系統(tǒng)有其自身的一系列材料和加工挑戰(zhàn)，例如在約1至5 mm的距離內(nèi)保持互連對(duì)準(zhǔn)。硅高低壓邏輯和存儲(chǔ)器晶體管以及基于化合物半導(dǎo)體的功率和高頻晶體管等組件的異質(zhì)集成，都提出了一系列復(fù)雜的集成挑戰(zhàn)。
晶體管在工作時(shí)會(huì)產(chǎn)生熱量，散熱是當(dāng)今電子領(lǐng)域的一個(gè)嚴(yán)重問(wèn)題。事實(shí)上，異構(gòu)IC中的邏輯、存儲(chǔ)器、功率晶體管和電感器之間的熱串?dāng)_帶來(lái)了前所未有的設(shè)計(jì)挑戰(zhàn)。當(dāng)數(shù)以萬(wàn)億計(jì)的晶體管被緊密放置在一起時(shí)，新的散熱方法（也許是模仿生物體的溫度調(diào)節(jié)）和熱感知設(shè)計(jì)將是至關(guān)重要的。
電子系統(tǒng)的可靠性必須保證至少一段時(shí)間，通常為10年，但對(duì)于某些應(yīng)用則為數(shù)十年。要確保每個(gè)具有1000億個(gè)晶體管的IC的故障率在百萬(wàn)分之1到10之間，需要預(yù)測(cè)千萬(wàn)億個(gè)晶體管的可靠性。實(shí)際上，可靠性是通過(guò)對(duì)不超過(guò)幾千個(gè)晶體管進(jìn)行短期加速測(cè)試來(lái)確定的。因此，需要以前所未有的精確度來(lái)理解這些新系統(tǒng)的磨損和災(zāi)難性故障模式的可靠性物理學(xué)。當(dāng)如此多的設(shè)備相互連接并緊密靠近時(shí)，新的現(xiàn)象將會(huì)出現(xiàn)，必須對(duì)這些現(xiàn)象進(jìn)行管理或利用。
未來(lái)的萬(wàn)億級(jí)系統(tǒng)將從根本上不同于今天的千兆級(jí)系統(tǒng)，因?yàn)閷?duì)系統(tǒng)的構(gòu)建模塊的理解并不能告知這些模塊如何相互作用并導(dǎo)致新現(xiàn)象。芯片設(shè)計(jì)已經(jīng)很復(fù)雜和昂貴，但用于放置設(shè)備進(jìn)行3D設(shè)計(jì)和它們之間的互連的算法或工具還不存在。這些設(shè)計(jì)工具必須對(duì)工藝和封裝集成的復(fù)雜性、3D IC之間的熱串?dāng)_以及封裝系統(tǒng)的特定操作可變性和可靠性進(jìn)行建模。
當(dāng)新材料和加工技術(shù)在研究中被開(kāi)發(fā)出來(lái)時(shí)，它們必須被轉(zhuǎn)化為大規(guī)模的制造。將研究級(jí)設(shè)備所取得的進(jìn)步轉(zhuǎn)化為使用不同的、更先進(jìn)的制造設(shè)備進(jìn)行大規(guī)模制造是一項(xiàng)嚴(yán)峻的“實(shí)驗(yàn)室到晶圓廠”挑戰(zhàn)。研究團(tuán)體將需要先進(jìn)的處理設(shè)施，并需要短的“構(gòu)思-實(shí)施-分析”的實(shí)驗(yàn)循環(huán)，以最大限度地學(xué)習(xí)。
散熱問(wèn)題將決定3D萬(wàn)億級(jí)集成的極限，正如隧道效應(yīng)限制了2D縮放。這一要求不一定預(yù)示著摩爾定律的終結(jié)。計(jì)算的目標(biāo)不是每秒的運(yùn)算次數(shù)，而是每秒的信息量。在這方面，生物學(xué)提供了一個(gè)指南。人類的感官在將信息傳遞給大腦之前，先在本地處理信息。在本地內(nèi)存和數(shù)據(jù)處理（邊緣分析）的支持下，為連接模擬世界的邊緣傳感器提供支持，可以防止數(shù)據(jù)洪流淹沒(méi)計(jì)算機(jī)。電子業(yè)正處于轉(zhuǎn)折點(diǎn)。75年來(lái)，晶體管變得更小已經(jīng)成為可能，但這不會(huì)成為未來(lái)幾十年進(jìn)步的推動(dòng)力。如果將摩爾定律理解為每個(gè)集成系統(tǒng)（不一定是每個(gè)芯片）的晶體管數(shù)量不斷增加，那么摩爾定律的終結(jié)還遙遙無(wú)期（見(jiàn)圖）。晶體管數(shù)量的增加不是通過(guò)縮小尺寸來(lái)實(shí)現(xiàn)的，而是通過(guò)將它們垂直堆疊或橫向組合在復(fù)雜的封裝中，最終集成在單片3D芯片中并增加功能。
未來(lái)三種技術(shù)
二維（2D）納米電子學(xué)、三維（3D）萬(wàn)億級(jí)集成和功能集成都可以擴(kuò)展摩爾定律，但都面臨著實(shí)質(zhì)性的挑戰(zhàn)和基本限制。
不同技術(shù)路線面臨的技術(shù)挑戰(zhàn)和限制
從納米電子學(xué)（專注于減小晶體管尺寸）到萬(wàn)億級(jí)電子學(xué)（由增加晶體管數(shù)量和相關(guān)功能驅(qū)動(dòng)）的轉(zhuǎn)變定義了未來(lái)的范式轉(zhuǎn)變和核心研究挑戰(zhàn)。它將需要在材料、設(shè)備、加工以及人類迄今建造的最復(fù)雜系統(tǒng)的設(shè)計(jì)和制造方面取得根本性的進(jìn)步?？傆幸惶欤娝泶┖彤a(chǎn)熱瓶頸將定義3D集成的極限。在此之前，隨著研究人員解決這些異常復(fù)雜的電子系統(tǒng)的挑戰(zhàn)，摩爾定律可能會(huì)繼續(xù)下去。
